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基于TMS320C6416T的数据采集存储系统设计

时间:2015-05-31 19:42:58  来源:  作者:
1 引言
随着数字信号处理技术的飞速发展,模数转换作为数字信号处理的前端,其重要作用日益凸显。采用DSP器件TMS320C6416T,结合A/D转换器THSl2082和SDRAMHY57V283220T实现高速通用数据采集存储系统,该系统可为数字信号处理提供数字化前端,充分发挥高性能DSP在数字信号处理上的优势,广泛应用于雷达、通信等领域。


2 器件简介
2.1 TMS320C6416T简介
TMS320C6416T型DSP工作主频高达1 GHz,处理性能可达8 000 MI/s,片上存储器采用两级存储器结构,第一级存储器包括相互独立的程序和数据,只能用于CPU高速缓存访问;第二级存储器寻址空间为1 M字节,可以选择配置为SRAM或2级Cache。片内资源主要含有增强型直接存储器访问(EDMA)控制器、外部存储器接口(EMIF)、主机接口(HPI)、通用目标输入输出(GPI0)、多通道缓冲串行接口(McBSP)、中断选择器、定时器、节电逻辑等。
2.2 THSl2082简介
THSl2082是TI公司的可编程、双通道、低功耗、内置FIF0的8 MS/s采样速率的12位并行高速A/D转换器,可与DSP实现无缝链接。THSl2082含有两路采样保持器,可同时对两路信号采样保持,并按顺序转换各通道的采样保持值。单通道最高采样频率可达8 MS/s。而同时采样两通道的模拟信号,其采样频率为4 MS/s。THSl20贴片电感82内部功能框图如图1所示。

THSl2082内置2个控制寄存器(CRl和CR0),通过向内部控制寄存器写入特定的控制命令设定该器件的具体工作状态。输入引脚Dll/RAl和Dl0/RA0可作为内部控制寄存器的地址线,并用于选择控制寄存器CRO或CRl。内置16字FIF0可编程设定采集多次数据后南DATA_AV信号线中断CPU读取数据,减少CPU读取数据的巾断次数,提高系统的实时性。THSl2082可采用内部电压和外部电压供电,并由内部寄存器控制。

3 系统硬件设计
3.1 数据采集电路设功率电感器

TMS320C6416T的外部存储器接口(EMIFA、EMIFB)可与外部元件无缝链接,片外设备(存储器或I/O)则通过外部存储器接口(EMIF)进行访问。其中EMIFB为16位存储器总线,分成4个空间,即BCEO~BCE3,每个存储空间可独立配置。本系统设计采用EMIFB的BCE2存储空间,最高工作频率为133 MHz,工作时钟来源为BECLKIN(外部输入时钟)、CPU时钟四分频(250 MHz)、CPU时钟六分频(167 MHz)。EMIFB接口信号如图2所示,其中BECLKOUTl时钟输出和EMIFB输入时钟的频率相同。BECLKOUT2输出时钟的频率为EMIFB输入时钟频率的1/2或114。BED[15:0]为16位数据总线,BEA[20:1]为20位外部地址总线。

设计时,THSl2082通过插座JDSP连接到EMIFB,片选信号CSO与BCE2相连,将THSl2082配置在EMIFB的BCE2中;THSl2082读写控制信号RD、WR(R/W)分别接EMIFB的BARE、BAWE;AINP、AINM为模拟输入通道;外部输入参考电压的正负极REFM、REFP分别通过电容接地;由于THSl2082的REFOUT为2.5V参考电压输出,将REFIN引脚接至REFOUT引脚,实现2.5 V标准电压的输入;DATA_AV数据有效信号与DSP的EXT-INT4相连,数据采集FIFO存满后,申请中断通知DSP读取数据;THSl2082溢出信号OV_FL与DSP的EXT-INT5相连,表示有溢出,这时应处理溢出处理;12位数据线接EMIFB的BED[15:0]的低12位;A/D时钟通过J_CLK插座接DSP的TOUTl定时器输出,通过对DSP内部定时器Timerl的编程产生8 MHz采样时钟,并根据采样要求调整。THSl2082与TMS320C64一体电感器16的接口电路如图3所示。输入信号时,系统可通过J_AINP或J AINM输入,经运算放大器AD8042AR将信号变换到THSl2082采样范围1.5~3.5V内进行采样,也可选择通过J_DIF输入,选择差分模式采样信号。

3.2 数据存储电路设计
TMS320C6416T的EMIFA为64位存储器总线,分成4个存储空间ACEO~ACE3,每个存储空间可独立配置,无缝接口具有多种类型的存储器(SRAM、ROM、SDRAM等)。EMIFA工作时钟有:AECLKIN(外部输入)、CPU时钟四分频(250 MHz)、CPU时钟六分频(167 MHz)。EMIFA接口信号如图4所示。该系统设计选用同步存储器SDRAM HY57V2—83220T,其容量为2 Mx32位。该器件的32位数据线与EMIFA的电感器厂家64位数据总线AED[0:63]的低32位AED[0:31]相连;12位地址线接EMIFA的20位地址总线的AEA[3:14];片选信号CS接EMIFA的ACEO,将SDRAM配置在ACEO空间中;列、行地址选通信号CSA、RAS接EMIFA的ASDCAS、ASDRAS;信号WE接EMIFA的写使能信号ASDWE;HY57V283220T的时钟由AECLKOUTI提供,并与EMIFA的时钟滤波电感器相同;CKE接ASDCKE,SDRAM时钟使能,其接口电路如图5所示。 1

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