基于SAR系统的高速数据采集和存储系统

　合成孔径雷达(SAR)是主动式微波成像雷达，近年来随着合成孔径雷达的高速发展，对作为重要部分的数据采集和存储系统的要求越来越高，比如对数据采集系统的采样率、分辨率、存储深度、数字信号处理速度、抗干扰能力等方面提出更高要求。SAR系统的数据采集和存储处理需要满足正交两路(I/Q)雷达回波信号数据同时采集，并实现高速传输和大容量长时间实时存储。根据这一要求，结合采集存储的发展趋势，设计并实现了一种应用于插件电感器SAR，基于SATA硬盘的高速数据采集和存储系统。采用FPGA实现系统工作时序控制，DSP功能模块完成信号的处理和对硬盘的操作。该系统能够实现脱机，长时间，高速大容量的数据存储。

　　1 系统构成及设计原理

　　本系统由模数转换模块、采集存储控制模块、DSP功能模块和数据存储器(硬盘)组成。其中模数转换模块和采集存储控制模块位于电路板1，数据存储接口模块位于电路板2，板间按照SHB接口协议通信。系统实现思路为：首先采集正交输出的I/O两路模拟正交信号，经过并在雷达回波有效时间内将数据送入DSP功能模块转化数据格式。在两次回波有效窗的间隔时间内，将数据存入SATA硬盘中，系统结构如图l所示。

　　1.1 数据采集模块

　　模数转换模块主要功能是：在120 MHz的采样时钟下，将I/O两路模拟正交信号转换成12位数字信号，送给后端的采集存储控制模块。该模块由信号调理器和A/D转换器2部分构成。信号调理器主要完成对输入信号的幅度和共模电压的调整，A/D转换器将调整后的模拟信号均匀采样得到其量化的数字信号。根据系统要求，运算放大器选用AD8351，该器件是用于RF和IF频段的低功耗差分运放，其输出放大增益和差分共模电压均可通过调整片外相应电阻阻值实现。A/D转换器选用AD9430，该器件分辨率为12位，最高转换速度为170百万次/秒，输入信号模拟带宽为710 MHz，输出模式可灵活配置。

　　1.2 采集存储控制模块

　　采集存储控制模块是整个系统运行控制的核心部分之一，其内部框图如图1的FPGA部分。该采集控制模块的主要功能是：前端采集的数字信号在输出控制模块的控制下(编码等处理)，经SHB送到DSP功能模块，DSP通过基于纽曼-皮尔逊准则的滑窗检测算法计算出有效信号的具体位置，并得到这些参数(CalEnd、Start、Hold、Error、Pause、Delay、CalPRF、PRF-INCRS和Full)，然后经过编码将这些参数传送给采集控制模块，采集控制模块通过译码模块，恢复这些参数并通过这些参数控制时序，就可以采集信号的有效部分。最后通过SHB把这些有效信号传给DSP功能模块，存储在S电感器厂家ATA硬盘中。该采集存储控制模块的时钟为120 MHz。

　　根据设计要求，采集存储控制模块的最高工作频率为240 MHz，由于该模块的主要功能是对系统中各子模块的接口连接和控制，所以其外部接口较多，还涉及到多电平模式间的转换和兼容。通过最后的仿真综合分析，本方案设计选用Virtex 4系列的FPGA器件XC4VFXl2。

　　如图1中的FPGA框图，采集存储控制模块包括4个主要的功能模块，其中总体时序控制模块是核心模块。按照系统工作要求，本系统设计并实现了如下工作：系统开机后，外部硬件电路将对系统进行自动复位。复位信号有效后，总体时序控制部分将进人状态“0001”，对总体时序控制所有参数进行初始化配置。参数配置结束后，将自动从状态“0001”跳转至状态“0010”。状态“0010”是总体时序控制部分的状态跳转中枢，该状态根据译码产生的控制信号跳转至相应的下一个工作状态。根据系统工作方案，需要FPGA在接收到START(开始传送数据)信号后，向后端传送单个完整的PRI内的采样信号。此时CalEnd信号为系统初始化时，所赋予的初始值‘0’。当FPGA接收到START信号后，将检测CalEnd是否为其初始值‘0’，当条件“CalEnd=‘0’and START=‘1’”成立时，总体时序控制部分将从状态“0010”跳转至状态“001 1”。总体时序控制部分跳转至“0011”状态后，将在下一个PRF上升沿到来后，通过PCI输出管理部分开启SHB输出通道，传送一个完整PRI内的采样数据。数据传送完毕后，自动由状态“0011”跳转回状态“0010”，并关闭SHB输出通道。至此，FPGA对计算结束前接收的一次START命令执行完毕。当信号检测部分一旦检测到有效回波位工字电感未能完整落入采样PRI内时，将通过SHB输入端口向FPGA传送DEIAY信号。在总体时序控制部分接收到输入信号译码产生的DElAY信号后，将在下一个PRF上升沿到来后，由状态“0010”跳转至状态“0100”，当延时完成后自动由状态“0100”跳转回状态“0010”。当信号检测结束后，后端模块将通过SHB输入单元把PRF延迟量传送至FPGA，同时将总体时序控制中的Ca-lEnd信号置高。当总体时序控制部分检测到CalEnd信号为高时，将在下一个PRF上升沿到来后，由状态“0010”跳转至状态“0101”。在状态“0101”中，根据计算的PRF延迟结果，对采样PRF的位置进行一次延迟。延迟结束后，将自动跳转至状态“0110”。状态“0110”中。总体时序控制部分将通过SHB输出控制模块关闭SHB通道1

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