基于CPLD的CIS图像传感器驱动电路设计

3.2时序控制模块
时序控制模块是 CPLD在外部时钟信号 CLK控制下，根据 MPU提供的 P_EN与 L_EN信号，产生 CIS的控制时序、A/D转换器的控制时序、数据暂存的读写信号。
(1)CIS传感器和 AD转换器的控制时序产生
根据 CIS传感器的控制时序特性， CPLD为 CIS传感器提供时钟信号 CIS_CLK、选通信号 CIS_SI和光源控制信号 CIS_LED等。当微处理器将 P_EN置为高电平时，CPLD处于初始化状态。当 P_EN为低电平后，CPLD处于准备阶段。此时，一旦微处理器给 L_EN管脚上产生一个脉冲信号，CPLD就随后自动产生 CIS_SI信号启动 CIS，同时 CPLD的内部计数器对外部 CLK进行计数。在根据计数值 CPLD产生 AD转换器的控制信号。这一时序电路的硬件描述如下，其中 CNT是一个 0到 647的计数器。

if P_EN ='1' then
大电流电感CNT<=0; AD_EN<='1'; CIS_SI<='0';
elsif (CLK 'event and CLK ='1') then
if L_EN ='1' then CNT<=1;
elsif CNT=647 or CNT=0 th扁平型电感en CNT<=0;
else CNT<=CNT+1; end if;
if CNT=2 then CIS_SI <='1';
else CIS_SI <='0';end if;

if CNT>=64 and CNT<=640 then AD_EN<='0';
else AD_EN<='1'; end if; end if;

3.3 A/D数据读取模块
A/D数据读取模块将模数转换器的输出数据暂存在 CPLD内部寄存器中。在 A/D转换器的读使能信号有效，即 AD_EN为 0时， CPLD为 ADC产生时钟 AD_CLK。CPLD在 AD_CLK的下降沿将 ADC的转换结果暂存在寄存器 D1中，其硬件的描述如下。
if AD_CLK'EVENT and AD_CLK ='0' then D1(7 downto 0)<=AD(7 downto 0); end if; 电感器生产
3.4数据暂存的地址发生器
CIS传感器是按照一个个像素逐次串行输出。因此必须将图像数据按照地址逐次增一的格式存储在存储器 IS61C1024中。其写信号 A1_WR是由 A/D转换器的读使能信号 AD_EN和外部时钟 CLK进行逻辑与得到的，其硬件描述如下。
A1_WR<=AD_EN and CLK;
存储地址的产生是由一个 17位计数器 A1完成，当 P_EN=1时表示图像采集没有开始，地址计数器 A1初始化为０。当 P_EN=0时，在写信号 A1_WR的上升沿地址增 1，为下一个数据的存储提供地址。这一过程的硬件描述如下。
If P_EN ='1' then A1<=(others=>'0'); elsif A1_WR'event and A1_WR ='1' then A1<=A1+1; end if;
3.5乒乓存储功能的总线切换
为了提高系统的效率，当 CPLD在采集数据时，微处理器同时完成前幅图像数据的处理，因此在系统中采用双缓冲存储区[2]。当 CPLD向 RAM1写数据时，缓冲区 RAM2的总线控制权交给微处理器。当微处理器完成 RAM2中数据的处理且 CPLD完成当前幅图像的采集后，总线进行切换，使 CPLD将下一幅图像的数据写入 RAM2，此时 RAM1的总线控制权切换给微处理器。总线切换由 P_EN的上升沿触发 EXCH信号取反。下面的程序是 EXCH信号在不同情况下，各总线工作状态的硬件描述。双向数据总线的 VHDL硬件描述如下。
D<=R1D when EXCH='0' and RD='0' else
R2D when EXCH='1' and RD='0' else
"ZZZZZZZZ";
R1D<=D when EXCH='0' and WR='0' else
D1 when EXCH='1' and A1_WR='0' else
"ZZZZZZZZ";
R2D<=D1 when EXCH='0' and A1_WR='0'else
D when EXCH='1' and WR= '0' else
"ZZZZZZZZ";
地址总线和控制总线切换过程的硬件描述如下。
if EXCH ='0' then
R1A<=A;R1_WR<=WR;R1_RD<=差模电感RD;
R1_CE<=CS;R2A<=A1;R2_WR<=A1_WR;
R2_RD<='1';R2_CE<='0';
else
R1A<= A1;R1_WR<= A1_WR; R1_RD<='1';
R1_CE<='0'; R2A<= A;R2_WR<= WR;

R2_RD<=RD; R2_CE<= CS;
end if;

4 结论图 5给出了在 Quartus II 6.0中采用 EPM7128QC160型 CPLD对上述方案的仿真时序波形图，仿真结果与设计思想完全吻合。此驱动电路已在纸币清分设备中得到较好的应用。

本文作者创新点：以 CPLD为核心实现 CIS传感器时序驱动、铁氧体电感A/D转换器控制、双缓冲区的乒乓总线切换以及微处理器接口等功能；微处理器不直接控制底层器件，提高了微处理器的效率；采用双缓冲区的乒乓工作方式，图像采集和图像处理实现并行工作，提高了图像处理系统的性能。1

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