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“隔行采样”功能的具体实现是由CPLD配合SAA7111A输出的同步信号(行同步、场同步信号)来完成的。由于IDT72V231(FIFO)的写入控制是通过WEN信号完成的，因此CPLD可以通过控制WEN信号来实现图像的隔四行一采样。具体WEN信号的产生逻辑如图3所示。
由图3可以清晰地看出，通过这种采样方式以后，每次输出的图像行是隔4行输出l行，而连续4次获取的图像则是一整幅图像576行图像数据中互不相同的144行数据，这四部分图像按照一定规律组合便可以得到一幅幅面为720×576像素的完整数宇图像。
另外由图3可以看出，SAA7111A每向FIFO中写入一行图像数据(需要53.3μs)，DSP则有相当于4行图像数据输出的时间(约256μs电感生产厂家)来读出这一行图像数据。因此“隔行采样”有效地缓冲了数据输出和数据读入速度上的差距。
3 软件方案设计
解码器DSP方软件的设计主要分成两个部分：①将图像数据从FIFO中读出来存人到DSP的外部RAM中去;②对读出的数据进行重排，组合成完整的图像。下面分成两部分来说明。
3.1 QDMA方式数据的读入
由于DSP将数据从外部读人到RAM中通常是图像处理系统的一个图像获取过程，所以如果使CPU一直处于读入数据的操作中，显然是不合理的。
为了保证尽可能少地占用CPU时间，即在第n幅图像读入到RAM中的同时，DSP仍然可以有足够的时间来处理第n-1幅图像(对其做需要的处理，例如去噪、压缩、识别等等)。本设计中采取了下面这种读出方式：视频解码塑封电感器通过一个中断信号通知DSP目前已有数据写入到FIFO中，然后DSP在中断中采用DMA方式，将数据从FIFO中成块地搬移到RAM中去。
这种操作的好处是显而易见的：当DSP正在处理某一帧图像时，如果有数据需要读入，那么DSP将进入中断，然后仅仅只需要开启DMA读出操作便可扁平型电感退出中断服务于程序，继续没有处理完的工作;而DMA控制器则在后台将一块区域连续的图像数据读入到RAM中。这样图像的获取可以实规在后台完成，图像的处理和图像的获取很好地并行进行，大大提高了CPU的利用率。
具体在本方案中，由于使用的FIFO的深度是2 K×9位，所以采取的是DMA每次搬移一行图像数据(也就是720×2=1440字节)到RAM中去。同时，TMS320C6x11提供了 十分强大的EDMA功能。为了加快DSP在中断中开启DMA读出操作的速度，本设计采用了其QDMA的功能.这样申请一次QDMA仅仅需要几条指令即可。具体申请QDMA的操作代码如下：
Qsrc=""，
//设置FIFO在系统中的地址
QCNT="0x000005A0";
//设置一次需要读出的数据量
//(1440)
QDST=(int)DesAddress; //设置数据读出的目的地址
QIDX="0x00000001"; //设置QDMA传送的间距
DesAddress="DesAddress"+0x5A0;
//更新数据读出目的地址
QSOPT="0x30300000"; //启动QDMA通一体成型电感道传输
3.2 图像数据的重排
由于本方案中采用了隔四行一采样的方法来平衡速度上的差异，所以最后载人RAM中的数据需要重排。这个重排可以在读入FIFO中的数据时就进行，也可以在所有数据全部读人到RAM中后再进行重排;但是重排的方案和流程是一样的。
如果是采用全部数据都读完后再重排，由于隔四行采样的原因，图像数据是分四个连续的数据块存放电感器原理图的，并且每个数据块中是按照奇偶场分布的。那么，以第一个数据块为例，它的奇场部分存储的实际上是图像的第1，9，17，…，561，569行数据;而其偶场部分存储的实际上是图像的第2，10，18，…，562，570行数据。另外，三个数据块里面存储的图像数据在整幅图像中的行数分布依此类推。具体分布和重排过程如图4所示。
通过图4所示方式的重排处理以后，全部图像数据分成了两大块：奇场区和偶场区。这时可以根据需要来处理这两个区域。本设计中采用的是将奇偶场合并，同时将YUV分量分开到三个独立的存储区域中去，程序流程如图5所示。1
如果在设计上对变频电源的电压调节能力考虑不周，在实用中就会出现转矩波动，严重影响整机性能。电压调节的实现主要靠PWM方法完成。 （3）低频段性能。尽管空调变频电源的调速比不大，但因其大部分时间 摘要：以变压器T型等效电路为研究对象，利用基于有限元原理的电磁场专业仿真软件Maxwell3D对等效电路中电感参数在铁芯不同工作状态下的特性进行了仿真研究，并对结果进行了定性分 目前作者已知的十多个网络变压器生产厂家的产品介绍中都有这样一项关于其开路电感OCL的指标：在给线圈加上8mA直流偏流的条件下，用频率为100KHz、幅度为0．1V的正弦波电压信号检
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