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INIT_B 信号变为高电平后，配置就可以开始了，不需要额外的暂停或等待周期。但是，配置过程不必在INIT_B 变化之后就立即开始。配置逻辑只有当位流的同步字被载入时才开始处理数据。当上电清除配置RAM存储器后，INIT_B信号引脚变高电平，可以开始载入配置数据：标准的位流首先是引入空闲字FFFFFFFFh，其次是同步字AA995566h，然后是一些配置控制信息，紧跟其后的才是真正的位流数据帧和相关的CRC；位流的最后是CRC 校验和启动芯片进入工作态。FPGA 电路配置流程图如图2 所示。
图2 FPGA 电路配置流程图
5 FPGA动态老化板的设计
根据以上讨论的配置原理电感，我们设计了XQV100型FPGA 电路动态老化板，如图3 所示。配置模式采用主串方式（Master Serial Mode），这种配置模式有利于简化PCB 的设计，并且主串模式的配置时钟源于FPGA内部，不需要外部另外再提供。为了使FPG功率电感器A电路工作在主串模式，电路的M1、M2、M3 引脚都应接地。同时，该模式下的外部配置存储器需要选用串行数据传输的存储器，在这里我们选用Xilinx公司的xcf02s 存储器，内部存储容量最大可达2 Mbit。
FPGA电路动态老化板采用400mm×400mm的双层PCB 板，在设计老化板时采用去耦及高、低频RC滤波，对直流电源和信号源采取限流措施。每块老化板上设计4 个老化工位，为了便于在线调试电路，每个工位由一个XCF02S、一个JTAG 接口、一个XQV100 组成。FPGA 芯片动态配置的逻辑程序放置于xcf02s Flash存储器中功率电感器。FPGA动态老化的配置程序采用VHDL 语言编写，采用ISE（V9.1）工具进行综合，利用ModelSim（V6.0）进行功能模拟，其具体功能是把全部输入、输出管脚分五组，每组都实现32 分频功能，每组由外部提供一个1MHz 的方波信号作为输入。计算机通过Xilinx 专用的JATG 下载线将编译过的配置程序下载到xcf02s 电路中。当FPGA电路上电时，xcf02s 中的配置程序自动按照串行的方式下载到FPGA 的内部RAM存储器中，FPGA 按照程序的功能运行。每个电路选择一个输出端口，输出频率在1Hz 左右，在外部连接一个LED 灯作为输出监控，在老化的过程中可通过该灯观察电路是否正常工作。
图3 FPGA 电路动态老化板原理图
6 结果与分析
我们以XQV100 型FPGA电路为例，进行动态老化和静态老化对比试验，试验条件选择温度为125℃，时间160h。随机抽样60 只常温测试合格电路，各取30 只分别按照动态老化试验方法和静态老化试验方法进行老化。在动态老化通电时，确保每只电路都有输出；静态老化试验时，确保电源电压输入正确。每1h 记录一次，确认是否有老化异常情况。
电一体成型电感器路在经过26h 后，其中有1 只（6#）电路LED不闪烁，初步怀疑已经失效，但并没有立即取出，和其他电路一样经过160h 老化，经过126h 后21# 电路的LED 不闪烁，同样继续陪试。在老化试验结束后96h内完成了所有电路的常温电测试，发现6# 和21# 电路功能失效，其余电路都合格，具体情况详见表1。
表1 动态老化和静态老化比对试验结果
动态老化试验方法和静态老化试验方法相比，动态老化试验在通过外围配置电路的程序驱动，使电路的内部功能模块一直处于高速的工作状态，相反静态老化时虽然有电压加载，但没有配置程序驱动电路工作，内部模块并一直处于空闲状态，因此FPGA 电路在动态老化时，所受到的应力条件更加严酷，更容易暴露电路本身潜在的缺陷，从而提高了电路本身的可靠性。
7 结束语
目前，国内进行FPGA 电路的老化大部分还是采用静态老化试验方法。特点是电路老化时不工作，内部门阵列不翻转，老化过程中无法判断电路是否有异常。FPGA电路动态老化试验方法的实现解决了这些问题，增加了输出监测点，保证了电路老化过程无异常，从而提高了电路的可靠性。1
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