数字下变频的FPGA实现

2 数字下变频系统
数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器DDS(direct digital synthesizer)、数字混频器、FIR滤波器、抽取等模块。原始模拟中频信号经A／D电感器生产转换器带通采样后得到数字中频信号，输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频)，将数字中频搬移到基带。混频后得到的数据率和采样率一致，后级FIR滤波器要达到该处理速率。硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶FIR低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级DSP器件进行处理。

2．1 混频器的FPGA实现
数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器．也就是乘法器。XC2V1000器件内嵌64个一体成型电感器18×18位硬件乘法器，其最高工作频率为500 MHz，因此采用硬件乘法器完全能够满足混频器的设计要求。使用Xilinx公司的Multiplier IP核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号，输出信号薄膜片式电感器也为14位。图2为混频器的结构图。

2．2 DDS的FPGA实现
采用ISE中的IPCORE实现DDS，由于原始信号为60±7 MHz带通信号，经过100 MHz MD转换器产生一个中频为40 MHz的信号，将DDS输出频率设为40 MHz，产生频率为40 MHz两路正交I／Q信号，并与原始信号混频后产生两路零中频正交信号，实现下变频。其中DDS参数设置动态范围 (SFDR)为80 dB；频率分辨率(Frequency Resolution)为0．4Hz；DDS输出频率(Frequency)为40 MHz。DDS的仿真结果如图3所示。

2．3 抽取模块的FPGA实现
经混频后，到达抽取模块的是两路速率为100 MHz，位宽为14位的正交信号，为了更方便处理这两路正交信号，需降低信号速率。该设计中，按照4：1的比例抽取信号，抽取完成后，变为速率为25 MHz，位宽为14位的信号。
抽取模块的实现是在ISE中采用VHDL语言编写。首先对时钟4分频，将系统时钟100 MHz经分频变成25 MHz．再利用该25 MHz时钟控制两个D触发器．将经混频后速率为100 MHz，位宽为14位的两路I，Q正交信号分别作为这两个D触发器的输入信号，即可完成4：l抽取。经抽取模块后，信号变为速率为25 MHz，位宽为14位的信号。图4为分频的仿真波形。

2．4 FIR滤波器的FPGA实现
FIR滤波器也是由ISEIPCORE实现，因为经DDS后的信号是带宽为14 MHz的零中频信号，只考虑正频率范围，故PFIR的通带截止频率为7 MHz，在MATLAB中设计一个通带截止频率为7 MHz的FIR，将系数量化为14位二进制数值存入系数文件*．coe，将其导入FIR即可；FIR的阶数(系数长度)越高，性能越好，但考虑资源占用情况，FIR的阶数不宜过高，该设计采用35阶FIR。故FIR参数设置为：结果分辨率(Result Resolution)为16位；滤波器阶数(Fiher Length)为35；系数精度(Precision)为14位。图5为FIR滤波器的结构。

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