叠层片式电感的短路失效模型

随着叠层片式电感器生产厂家的不断增多，同行间的竞争日趋激烈。降低成本、提高性能是企业提高竞争力的有效手段。产品的合格率和命中率是影响成本的关键因素，因而提高叠层片式电感器的合格率和命中率一直是技术人员追寻的目标，而影响合格率和命中率的因素主要有短路、开路、外观不良等，但短路是导致合格率和命中率不高的根本原因，短路率通常占15％以上，甚者超过30％。为此，有必要探究其失效机理及原因，以便对症下药，及时采取措施，大幅度降低短路率。

短路样品性能及微观分析由于叠层片式电感器的制作工艺会造成电感量按一定的几率分布，根据本企业及同行的技术要求，当电感量低于设计中心值的30％时，便判定此产品短路。对0805两种规格各100只短路不良品进行电感量厶、Q值、直流电阻尺d。性能测试，测试结果见表1、表2，短路分两部分，一部分为引出端短路(见模拟图3)，另一部分为介质层间短路(见SEM图4，50倍率)。但这两种短路失效体现在电性能上有何特征呢?为此，笔者设计了2组试验。一组为有意使引出端如图3短路；介质层厚度较厚以保证不会形成介质层间短路；另一组为有意使介质层短路(介质层薄，连接点大)，控制引出端不会短路，制成样品后测试电性能。结果为：针对图3(a)情况，电性能为电感量小(<O．2弘H)、Q值较高(接近正常值)、Rd。小(正常值的60％。70％，甚至更小)；针对图3(b)情况，因为比设计少3／4圈，电感量、Q值、Rd。均比正常值稍小：针对图4情况，相当于比设计圈数少一半，电性能为电感量小(设计圈数一半所对应的电感量)、Q值较小(正常值的一半甚至更小)、尺d。较大(接近正常值)。结合表1、表2的测试数据，短路情况以介质层短路居多，约占90％。1

摘要 在数字程控交换机或网络设计中，通常采用HDLC高级数据链路控制协议。PT7A6525是百利通(Pericom)公司生产的具有2个完全独立的全双工信道的HDLC协议处理器芯片。本文介绍了该芯片的原

电感是储能元件，多用于电源滤波回路、LC振荡电路、中低频的滤波电路等，其应用频率范围很少超过50MHz。对电感而言，它的感抗是和频率成正比的。这可以由公式：XL=2πfL来说明，其中XL是感抗（单位

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